An FPGA-based fault tolerance hypercube multiprocessor DSP system
Other Title(s)
منظومة معالجة إشارة رقمية، متعددة المعالجات بهيكلية المكعب الفائق، متسامحة الأخطاء باعتماد دوائر ال FPGA
Joint Authors
al-Allaf, Ahmad Faleh Mahmud
Nayif, Sabah Waad
Source
al-Rafidain Engineering Journal
Issue
Vol. 18, Issue 1 (31 Jan. 2010), pp.69-82, 14 p.
Publisher
University of Mosul College of Engineering
Publication Date
2010-01-31
Country of Publication
Iraq
No. of Pages
14
Main Subjects
Information Technology and Computer Science
Abstract AR
يصف هذا البحث مقترح جديد لمعمارية منظومة إشارة رقمية متعددة المعالجات بهيكلية المكعب الفوقي متسامحة الأعطال.
المنظومة المقترحة تستخدم معالجات الإشارة الرقمية نوع TMS320C40 كعقد معالجة في المنظومة.
تحتوي المنظومة على معالج احتياط يخصص لكل مجموعة مكونة من أربع عقد معالجة.
كل مجموعتين من العقد تشتركان بدائرة FPGA واحدة تربط بكل عقدة من عقد المجموعتين و كذلك تربط بالمعالج الاحتياط لكل مجموعة.
دوائر ال FPGA في المنظومة تقوم بمهام تمرير البيانات (عند العمل بالزمن الحقيقي)، تشخيص العطال، إعادة التشكيل و التوسع في المنظومة.
للسماح بمعالجة أكثر من عطل ضمن نفس المجموعة, يحتوى كل مكعب ثلاثي الأبعاد على معالجين احتياطيين إضافيين يربطان إلى دائرة FPGA في المكعب.
النظام المقترح يستخدم مكونات مادية إضافية بمعدل 50 % لتحقيق تسامحية الأخطاء.
و أخيرا فقد تم عمل محاكاة لآلية نقل البيانات في النظام المقترح و كذلك لآلية كشف و معالجة الأعطال التي تحدث في المنظومة.
Abstract EN
T h is paper describes a new proposed architecture for tolerating faults in hypercube multiprocessor DSP system.
The architecture considered employs the TMS320C40 DSP processors as processing node.
The system has a single spare DSP processor assigned to each cluster (a group of four nodes).
Each pair of clusters share one FPGA unit connected to every node in the two clusters plus the two spare processors.
The FPGA units in the system are devoted for data routing, data distributing (in real time processing), diagnosis, system reconfiguration and expanding.
Every 3D hypercube has additional spare processors connected to FPGA device of that cube.
The spare nodes are used in two stages to tolerate more than one faulty node in each cluster with low overhead and minimum performance degradation.
The system makes use 50% hardware redundancy in the form of spare nodes to achieve fault tolerance.
The effectiveness of inter processor communications and the mechanism of fault detection (for one and two fault) has been successively simulated using (Xilinx Foundation F2.1i) simulator.
American Psychological Association (APA)
al-Allaf, Ahmad Faleh Mahmud& Nayif, Sabah Waad. 2010. An FPGA-based fault tolerance hypercube multiprocessor DSP system. al-Rafidain Engineering Journal،Vol. 18, no. 1, pp.69-82.
https://search.emarefa.net/detail/BIM-250119
Modern Language Association (MLA)
al-Allaf, Ahmad Faleh Mahmud& Nayif, Sabah Waad. An FPGA-based fault tolerance hypercube multiprocessor DSP system. al-Rafidain Engineering Journal Vol. 18, no. 1 (Jan. 2010), pp.69-82.
https://search.emarefa.net/detail/BIM-250119
American Medical Association (AMA)
al-Allaf, Ahmad Faleh Mahmud& Nayif, Sabah Waad. An FPGA-based fault tolerance hypercube multiprocessor DSP system. al-Rafidain Engineering Journal. 2010. Vol. 18, no. 1, pp.69-82.
https://search.emarefa.net/detail/BIM-250119
Data Type
Journal Articles
Language
English
Notes
includes bibliographical references : p. 82
Record ID
BIM-250119