![](/images/graphics-bg.png)
FPGA implementation of multiplierless DCT IDCT Chip
Other Title(s)
تنفيذ رقاقة لدالة تحويل الجيب تمام المتقطع و معكوسه بلا ضارب
Joint Authors
Salih, Abd al-Karim Muhammad
Mahmud, Ahlam Fadil
Source
al-Rafidain Engineering Journal
Issue
Vol. 19, Issue 4 (31 Aug. 2011), pp.55-67, 13 p.
Publisher
University of Mosul College of Engineering
Publication Date
2011-08-31
Country of Publication
Iraq
No. of Pages
13
Main Subjects
Information Technology and Computer Science
Abstract AR
أنتج تقدم الإلكترونيات النقالة عدد من التطبيقات أصبحت في متناول اليد أتاحت الاتصالات اللاسلكي و نقل البيانات.
إحدى أهم العمليات في عالم الإشارة الرقمية و معالجة الصورة تحويل الجيب تمام ثنائي البعد.
هذه الورقة تقدم معمارية تحويل الجيب تمام المتقطع ثنائي البعد و معكوسة بلا ضارب مستندة على طريقة البعد الواحد.
إذا يتم حساب تحويل ذي البعدين بتطبيق تحويل البعد الواحد على كل سطر و خزن الناتج ثم تنفيذ الخوارزمية مرة أخرى لكل عامود.
التنفيذ العملي استخدم كل من المعالجة المتوازنة و تقنية خط الأنابيب مع تحليل معاملات مصفوفة العوامل إلى أربعة عناصر مرفوعة للأس اثنين لكل تنجز باستخدام الإزاحة و الإضافة بدل الضارب ؛ كلف 1443 قطعة فقط و يعمل على تردد 82.8 ميغاهيرتز كحد أقصى مع إنتاجية عالية جدا 991.2 ميغابت / ثانية عند توليفها على جهاز -E Spartan3.
التصميم المقترح ينجز تطبيقات الزمن الحقيقي لجميع الإطارات القياسية.
Abstract EN
T he advance of mobile electronics technology has produced handheld appliances allowing both wireless voice and data communications.
One of the most important operations in the realm of digital signal and image processing is the 2-D Discrete Cosine Transform.
This paper presents a multiplierless two dimensional Discrete Cosine Transform/Inverse Discrete Cosine Transform (DCT/IDCT) based on the transpose method.
In this method the 2-D DCT is obtained by taking two 1-D DCTs in series.
The input data is first divided into NxN blocks and the row-wise 1-D DCT of each block is taken, the intermediate transposition is then determined and a column-wise 1-D DCT is ascertained which gives the 2-D DCT of the data.
The hardware implementation is parallel, pipelined and decomposed the coefficients matrix into four power of two term(i.e:16 ) to perform shift and add operations instead of multipliers(i.e 16); it costs only 1,443 slice , and runs at maximum frequency of 82.8 MHz with a very high process throughput of 991.2 Megabits/sec when synthesized onto Spartan3-E XC3S500 FPGA device.
The proposed 2-D DCT/IDCT design achieving the most demanding real-time requirements of CODEC standardized frame resolutions and rates.
American Psychological Association (APA)
Mahmud, Ahlam Fadil& Salih, Abd al-Karim Muhammad. 2011. FPGA implementation of multiplierless DCT IDCT Chip. al-Rafidain Engineering Journal،Vol. 19, no. 4, pp.55-67.
https://search.emarefa.net/detail/BIM-309670
Modern Language Association (MLA)
Mahmud, Ahlam Fadil& Salih, Abd al-Karim Muhammad. FPGA implementation of multiplierless DCT IDCT Chip. al-Rafidain Engineering Journal Vol. 19, no. 4 (Aug. 2011), pp.55-67.
https://search.emarefa.net/detail/BIM-309670
American Medical Association (AMA)
Mahmud, Ahlam Fadil& Salih, Abd al-Karim Muhammad. FPGA implementation of multiplierless DCT IDCT Chip. al-Rafidain Engineering Journal. 2011. Vol. 19, no. 4, pp.55-67.
https://search.emarefa.net/detail/BIM-309670
Data Type
Journal Articles
Language
English
Notes
Includes bibliographical references : p. 66-67
Record ID
BIM-309670