Development of 4-BIT faster ALU based on FPGA

Other Title(s)

تطوير 4-Bit لوحدة الجمع المنطقية الرياضية السريعة باستخدام تقنية FPGA

Joint Authors

Abd Allah, Muhammad Najm
al-Husayni, Imad Husayn
al-Khafaji, Falih Salih

Source

al-Mansour

Publisher

al-Mansour University College

Publication Date

2010-12-31

Country of Publication

Iraq

No. of Pages

18

Main Subjects

Information Technology and Computer Science

Topics

• Arithmetic
• Logic circuits

Arabic Abstract

إن هذا البحث يقترح عرض تقنية جديدة لدائرة الجامع السريعة و هي (CLA adder) حيث أنها أحد التقنيات المستخدمة في التطوير المقترح 4-Bit لوحدة الجميع المنطقية الرياضية السريعة (ALU) و ذلك بتقليل التأخير الزمني للبوابة المنطقية (gate time delay) في تقنية الـ (RCA adder) هي من العناصر المهمة التي تبطأ من سرعة إخراج النتائج في الجامع و ذلك بسبب كون النتائج النهائية تعتمد على الحمل (carry) الذي يسبقها، لذلك فإن هذه التقنية تستغرق تأخير الزمني للبوابة المنطقية بمقدار (2n) عند جمع عددان ثنائيان ذات نطاق (n-bit).

التصميم المقترح يعتمج في بناءه على تقنية الـ (CLA adder) لحل ظاهرة سلسلة المتموج حيث تقوم بإخراج النتائج مباشرة دون الاعتماد على هذه الظاهرة و هذا ما يجعل هذه التقنية المستخدمة في تصميم دائرة الجمع المنطقية الرياضية تحسن من سرعة عملها كون التأخير الزمني للبوابة المنطقية في عملية الجمع المنطقية تساوي (log2 1)( (n) + 2 .

إن هذا التحسن في السرعة ناتج عن تحويل سلسلة الحمل المتموج إلى إشارتين (P) Propagate و (G) Generate تمرر هذه الإشارتين إلى مصفوفة مكونة من عدد (1-bit adder) تربط بشكل (cascade connections).

الجزء الأخير من البحث يستعرض محاكاة التصميم المقترح على منظومة xilinx XC4005E series FPGA للحصول على النتائج و من تحليلها لكي يتم احتساب التأخير الزمني للدائرة بأجمعها.

English Abstract

This paper suggests a developed adder technique called Carry Lookahead Adder (CLA) one of possible solutions based on a 4-bit Fast Arithmetic Logic Unit (ALU), two Mode (Arithmetic / Logic ) functions, and (48) different Operations , to increase the processing speed of an ALU by decreasing gate time delay .

The phenomena of ripple carry chain in Ripple Carry Adder (RCA) is an important contributor problem of adder design because every final result depends on the last carry, so the ripple carry adder requires (2n) gate time delay to add two n-bit words.

The proposed technique is based on Carry look ahead adder (CLA) to solve this problem.

(CLA) structures are considered among the fastest topologies for performing addition because its need only (2(log2 (n)+1)) gate time delay by convert the ripple carry chain into two parameters Propagate (P) and Generate (G), passed to the cascade connections of single bit (adders), then all the binary results (Fi) exit directly independent on a carry chain, so the adder circuit in an (ALU) will have enhancement speed.

The final part of this paper is to simulate the proposed design on Xilinx XC4005E series (FPGA) to get the results, then analyze the results by using two different Mode, in order to get the delay time of all the circuit.

Data Type

Conference Papers

Record ID

BIM-325992

• APA
• MLA
• AMA