FPGA simulation of type-3 feistel network of the 128 bits block size improved blowfish cryptographic encryption
Other Title(s)
محاكاة FPGA لشبكة فيستيل نوع 3 و حجم كتلة bits-128 لخوارزمية التشفير المطورة Blowfish
Joint Authors
Hashim, Ashwaq Talib
Muhammad, Yusra A.
Karam, Ikhlas H.
Source
Engineering and Technology Journal
Issue
Vol. 28, Issue 9 (30 Nov. 2010)12 p.
Publisher
Publication Date
2010-11-30
Country of Publication
Iraq
No. of Pages
12
Main Subjects
Information Technology and Computer Science
Topics
Abstract AR
الماديات القابلة للبرمجة مثل رقاقة المصفوفات المبرمجة (FPGA) خيارات جذابة جدا لتطبيقات خوارزميات التشفير كما يوفرون أمن طبيعي، و أداء أعلى بكثير فعلا من حلول البرامج، لذا هذه المقالة تتحرى تطبيق تصميم مادي بشكل كفوء لخوارزمية تشفير جديدة باستخدام لغة وصف الماديات (VHDL) المستندة على رقاقة المصفوفات المبرمجة.
هذا التصميم المادي يطبق على خوارزمية تشفير كتلية ذات المفتاح السري مسماة 128-bits Blowfish و هو تحسين تطويري إلى 64-bits Blowfish صممت لتحقيق متطلبات معيار التشفير المتقدم (AES) لزيادة الأمنية و تحسين الأداء.
الخوارزمية المقترحة سوف تستخدم مفتاح متغير يقدر حجمه إلى حد 192 بايت.
و هي شبكة فيستيل نوع 3 يكرر وظيفة بسيطة 16 مرة. المصادر التي تستعمل لتطبيق التصميم الموصوف : لغة وصف الماديات رقاقة المصفوفات المبرمجة من (XCV600 – 4fg680) Xilinx و تقنية تأليف (إكس إس تي) أدوات تأليف برامج الذي يعودان إلى برنامج ISE9.2i.
Abstract EN
Reprogrammable devices such as Field Programmable Gate Arrays (FPGAs) are highly attractive options for hardware implementations of encryption algorithms as they provide cryptographic algorithm agility, physical security, and potentially much higher performance than software solutions , therefore this paper investigates a hardware design to efficiently implement block ciphers in VHDL based on FPGA’s.
This hardware design is applied to the new secret-key block cipher called 128-bits improved Blowfish is proposed which is an evolutionary improvement of 64-bits Blowfish designed to meet the requirements of the Advanced Encryption Standard (AES) to increase security and to improve performance.
The proposed algorithmwill be used a variable key size up to 192 bytes.
It is a Type-3 Feistel network iterated simple function 16 times.
The resources used to implement the design just described are: the VHDL hardware description language, an FPGA platform from Xilinx and the Xilinx Synthesis Technology (XST) software synthesis tools that belong to ISE 9.2i package.
The device of choice is the XCV600-4fg680 belonging to the Virtex family of devices.
American Psychological Association (APA)
Hashim, Ashwaq Talib& Karam, Ikhlas H.& Muhammad, Yusra A.. 2010. FPGA simulation of type-3 feistel network of the 128 bits block size improved blowfish cryptographic encryption. Engineering and Technology Journal،Vol. 28, no. 9.
https://search.emarefa.net/detail/BIM-381228
Modern Language Association (MLA)
Muhammad, Yusra A.…[et al.]. FPGA simulation of type-3 feistel network of the 128 bits block size improved blowfish cryptographic encryption. Engineering and Technology Journal Vol. 28, no. 9 (2010).
https://search.emarefa.net/detail/BIM-381228
American Medical Association (AMA)
Hashim, Ashwaq Talib& Karam, Ikhlas H.& Muhammad, Yusra A.. FPGA simulation of type-3 feistel network of the 128 bits block size improved blowfish cryptographic encryption. Engineering and Technology Journal. 2010. Vol. 28, no. 9.
https://search.emarefa.net/detail/BIM-381228
Data Type
Journal Articles
Language
English
Notes
Includes appendices.
Record ID
BIM-381228